行為級代碼

1. verilog的行為級描述和RTL級描述有什麼區別

1、意思不一

行為級描述：行為級的描述更多的是採取直接賦值的形式。

RTL級描述：指的是用寄存器這一級別的描述方式來描述電路的數據流方式。

2、級數不一

行為級描述：行為級是RTL的上一層。

RTL級描述：RTL級是行為級的下一層。

3、注重不一

行為級描述：只注重實現的演算法。

RTL級描述：不可能只是用單獨哪一種描述方式。

4、目標不一

行為級描述：行為級描述的目標就是實現特定的功能而沒有可綜合的限制。

RTL級描述：RTL級描述的目標就是可綜合。

5、理程不一

行為級描述：只能看出結果，看不出數據流的實際處理過程，比RTL更抽象。

RTL級描述：描述會更詳細，並且從寄存器的角度，可以看出實際處理過程。

2. 什麼是veriloghdl行為級描述

行為方式的建模是指採用對信號行為級的描述（不是結構級的描述）的方法來建模。在表示方面，類似數據流的建模方式，但一般是把用initial 塊語句或always 塊語句描述的歸為行為建模方式。行為建模方式通常需要藉助一些行為級的運算符如加法運算符（+），減法運算符（-）等。
RTL級，register transfer level，指的是用寄存器這一級別的描述方式來描述電路的數據流方式；而Behavior級指的是僅僅描述電路的功能而可以採用任何verilog語法的描述方式。鑒於這個區別，RTL級描述的目標就是可綜合，而行為級描述的目標就是實現特定的功能而沒有可綜合的限制。

行為級是RTL的上一層，行為級是最符合人類邏輯思維方式的描述角度，一般基於演算法，用C/C++來描述。從行為級到RTL級的轉換，一般都是由IC設計人員手工翻譯。
這個過程繁瑣，工作量很大，特別是隨著數字系統的復雜性提升，這樣的純手工"翻譯"過程容易出錯，且使得開發周期變長。一批高級綜合工具應運而生。如Menter Graphics的高層次綜合工具Catapult C Synthesis。能夠將數字系統的行為級描述映射為RTL設計，並滿足給定的目標限制。從層次由上到下，數字系統的設計過程為：

Idea->行為級描述->rtl描述->門級網標->物理版圖

行為級的描述更多的是採取直接賦值的形式，只能看出結果，看不出數據流的實際處理過程。其中又大量採用算術運算，延遲等一些無法綜合的語句。常常只用於驗證模擬。
RTL級的描述就會更詳細一些，並且從寄存器的角度，把數據的處理過程表達出來。可以容易地被綜合工具綜合成電路的形式。

行為級描述可是說是RTL的上層描述，比RTL更抽象。行為描述不關心電路的具體結構，只關注演算法。
有行為綜合工具，可以直接將行為級的描述綜合為RTL級的，比如Behavioral Compiler。

在硬體設計中有一句著名的話：thinking of hardware。RTL在很大程度上是對流水線原理圖的描述。哪裡是組合邏輯，哪裡是寄存器，設計者應該瞭然於胸。組合邏輯到底如何實現，取決於綜合器和限制條件。

rtl級可以理解為，可以直接給綜合工具生成你要的網表的代碼，而行為級則不行。比如real可以用於行為級，而不能用於rtl級！

行為級 is for testbench for modelling.
RTL is for synthesis

語法塊如果可以被綜合到gate level，就是RTL的。否則就是behavior level的。
同樣是for語句，如果循環條件是常數，就是RTL的，如果是變數，就是behavior的。

行為級不考慮電路的實現，不考慮綜合

RTL級描述數據在寄存器層次的流動模型。
always 屬於行為級模型，是最基本的行為模型，是可以綜合的。
綜合與RTL或者行為級沒有必然聯系，雖然大多數行為模型不能綜合

3. 請問如何把行為描述Verilog代碼轉變為門級代碼

行為級的描述是不可綜合的，所以不能變成門級。
只有RTL級的描述可綜合。

所以，行為描述Verilog代碼是不能變成門級代碼的。

4. 什麼叫一級代碼二級代碼和三級代碼

簡碼復就是不用把所有的全打出來，制就可以出那個字。一級只打一下，加空格。二級二鍵加空格，三級三鍵加空格。
一級簡碼：一地在要工，上是中國同，和的有人我，主產不為這，民了發以經。
二級就多了，理論上是625，實際約500多。
三級更多。要在學習中慢慢掌握了。

5. 違法行為代碼是指哪方面

違法代碼只是代碼，並不指哪方面，各地方有差異。比如1代表闖紅燈，2代表違停，那1、2就是違法代碼。只交警隊就知其含義，也沒必要弄究竟，一般違法代碼後都有違法行為描敘。少違章就是。

6. 行為級和RTL級的區別

邏輯電路的行為描述側重於電路的輸入輸出的因果關系（行為特性）。通過觀察是否使用assign賦值語句可以判斷是否有數據流描述。
行為描述是指只注重實現的演算法，就是RTL的，不可能只是用單獨哪一種描述方式。EDA綜合工具能自動將行為描述轉換成電路結構，形成網表文件。因此RTL級描述的目標就是可綜合。
結構描述是指通過調用邏輯原件，通常採用行為描述方式進行設計，如果循環條件是常數，混合描述。通過觀察是否使用initial 或always語句塊可以判斷是否有行為描述。
數據流描述是指根據信號之間的邏輯關系，以及這些基本元件的相互連接關系。同樣是for語句。並不是所有的行為級描述都可以被綜合，採用持續賦值語句描述邏輯電路的方式，即在何種輸入條件下，具體可以分為。
混合描述是指以上幾種描述方法都存在的一種描述方式，行為描述，而行為級描述的目標就是實現特定的功能而沒有可綜合的限制，產生何種輸出（進行何種操作），寄存器傳輸級（RTL）描述在很多情況下時鍾能夠被邏輯綜合工具接受的行為級和數據流級的混合描述。所以結構描述也分為門級結構描述和模塊級結構描述。
邏輯電路的結構描述側重於表示一個電路由哪些基本元件組成。這與C語言編程非常類似、自主研發的已有模塊，並不關心電路的內部結構。
在數字電路設計中。當電路規模較大貨時序關系較為復雜時：結構描述。這里的邏輯元件包括內置邏輯門。通過觀察是否有功能模塊或原語的實例化可以判斷是否有結構描述。邏輯電路的數據流描述側重於邏輯表達式以及Verilog HDL中運算符的靈活運用Verilog HDL 有多中描述風格，就是行為級的，如果是變數，不關心具體的硬體實現細節、商業IP模塊，一般都是各種描述方式的混合，數據流描述，描述它們之間的連接來建立邏輯電路的verilog HDL模型。具體在一個工程中

7. RTL級代碼和模擬代碼的區別

行為級描述是級別比較高的描述方式，有點像bash語言或SQL語言。RTL級是寄存器級，還比較低級。
RTL級和行為級最大的區別是可綜合性。一般的綜合軟體都支持RTL級，行為級目前支持的不好，實用中還很少使用。所以如果是做晶元開發，都是用RTL級語言描述的，這樣就不能使用比如initial塊，不可使用wait語句等。這些語句一般而言是不可綜合語句，如果用DC綜合，會報錯，但是在寫testbench時，可大量使用行為級描述語言，這樣會很方便。

8. 行為級網表用什麼工具綜合成門級

網表： 首先聲明不是HDL語言裡面的東西，而是綜合工具裡面的東西~~ 綜合的概念就是你寫的是verilog代碼。但是他只是代碼。其實不起到任何作用，只是做了這個模塊的行為級的描述。但是電腦對verilog不能直接識別。

9. 行為級/演算法級到底作什麼工作

常見的有兩種： 1：圖騰柱輸出，就是它可以輸出高電平，也可以輸出低電平。這個常用。 2：集電極開路輸出，就是它不能輸出高電平，只能輸出低電平。這樣的輸出實際上就是一個晶體管的集電極。使用時要接一個上拉電阻到VCC（+5V）,在輸出的晶體管截至時，將輸出端拉成高電平。這種在特定的的電路中才使用。

10. 什麼是行為級描述（或行為及設計）計算機體系結構中

貌似同學